채용 중 직무

• Spec definition, Macro/Micro 아키텍처 설계, RTL 코딩, Simulation and Synthesis을 포함한 모듈 개발

• Scripting tool을 사용하여 기존 RTL 블록과 검증 환경을 유지 및 향상

• Software development team과 협업

• ASIC/SOC/FPGA 개발 경험

• Verilog HDL 및 C/C+를 사용한 설계/검증에 대한 전문 지식

• AMBA AXI와 memory sub• system에 대한 지식

• RTL simulation, debugging, synthesis, and lint/CDC을 위한 EDA 툴의 기술 보유

• Python/Perl 사용 가능자

• SystemVerilog를 사용한 test bench 가능자

• 유연근무 (Core time 운영 11:30 ~ 15:30)

• 점심/저녁 지원

• 선택적복리후생비 연 300만원 제공

• Refresh 휴가 및 휴가비 지원

• 연 70만원 상당 건강검진 제공

• 사내 세미나 활성화 등 개발 역량 향상을 위한 지원

• 영어 닉네임 사용

• 학사 신입기준 연봉 5000만원

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• 본 채용은 병역특례(전문연구요원) 대상의 채용입니다.