채용 중 직무

• Video Spec definition, Macro/Micro 아키텍처 설계, RTL 코딩, Simulation and Synthesis을 포함한 모듈 개발

• Scripting tool을 사용하여 기존 RTL 블록과 검증 환경을 유지 및 향상

• Software development team과 협업

• Verilog RTL를 이용한 설계 경험(과제 혹은 프로젝트)

• Verilog HDL 및 C/C++를 사용한 설계/검증에 대한 지식

• Python/Linux script 사용 가능자

• FPGA 플랫폼을 이용한 검증 경험

• 전문연구요원 근무 가능자 

• 유연근무 (Core time 운영 11:30 ~ 15:30)

• 점심/저녁 지원

• 선택적복리후생비 연 300만원 제공

• Refresh 휴가 및 휴가비 지원

• 연 70만원 상당 건강검진 제공

• 사내 세미나 활성화 등 개발 역량 향상을 위한 지원

• 영어 닉네임 사용

• 학사 졸업 신입 기준 연봉 5000만원

• 채용 프로세스 : 온라인 적합성 검사 > 실기 TEST 및 인터뷰 > 최종 합격

  단, 상황에 따라 변경될 수 있습니다.

• 인터뷰가 서울연구소(삼성역)에서 진행될 경우, 면접비를 지급합니다.

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